由于微控制器時鐘速度的加快，調(diào)試和校準(zhǔn)變得更加地困難。嵌入式仿真設(shè)備能夠為汽車電子設(shè)計工程師提供高度集成的系統(tǒng)級芯片(SoC)微控制器內(nèi)部的可視性。

自動代碼生成工具能夠通過基于圖示模型之上的設(shè)計生成C代碼。對該工具越來越多的使用可以節(jié)省軟件工程投入的時間，但同時也給軟件工程文化帶來巨大的變化。

軟件工程師將現(xiàn)有的模塊組合在一起，建立成一個系統(tǒng)，并對該系統(tǒng)作出檢測。與把定制的模塊寫入一個系統(tǒng)中以滿足系統(tǒng)要求的方法相比，該方法的效率更高。對該通用的模塊化軟件的再利用提高了開發(fā)效率和軟件質(zhì)量。但同樣也導(dǎo)致結(jié)構(gòu)松散，存儲器效率低下，長時間的延遲及將設(shè)計過程從硬件中抽象出來。

在不改變基本軟件的情況下，這些系統(tǒng)的性能能夠轉(zhuǎn)變成不同版本的機(jī)械硬件。一般情況下，這是通過將許多校準(zhǔn)了的變量包括在內(nèi)而實現(xiàn)的，因此才能夠在運(yùn)行期間使能或禁止功能，調(diào)整增益，同時在運(yùn)行時改變查找表。

軟件工程師依靠仿真技術(shù)來跟蹤真實系統(tǒng)中的程序流程，關(guān)注隨時更新的數(shù)據(jù)，測量延遲，并且排除邏輯錯誤。但是，在為這些系統(tǒng)除錯時，由于時鐘速度過高，給多內(nèi)核存儲器系統(tǒng)級芯片的集成帶來了一些挑戰(zhàn)。

設(shè)計障礙

嵌入式非易失存儲器的體積持續(xù)增大，硅片的幾何形狀持續(xù)縮小，使得規(guī)模大的系統(tǒng)級芯片微控制器能夠與應(yīng)用廣泛的高速內(nèi)部總線連接在一起，并通過這些總線將信息反饋給多個具有高速緩沖存儲器的流水線型內(nèi)核存儲處理器及協(xié)調(diào)處理器。該體系同樣能夠使微控制器子系統(tǒng)能夠被集成到更深層次的應(yīng)用環(huán)境。由于存在物理連接問題(有時甚至連一根外部總線都沒有)，以及時鐘速度過高、電纜長度及環(huán)境溫度等因素，將分析設(shè)備集成到深度嵌入式器件的外部總線上的難度很大。

在許多情況下，可通過外部總線察看的外部取數(shù)情況并不代表整個程序的流程，因為內(nèi)部高速緩沖存儲器及流水線能夠?qū)θ?shù)做出預(yù)測。突發(fā)模式閃存同樣由于假定的連續(xù)地址增量使得所獲得的數(shù)據(jù)的解碼變得更加復(fù)雜。

連接仿真系統(tǒng)時的首要問題在于連接長度受到限制，因為系統(tǒng)時鐘的速度過高。例如，如果使用一個頻率為150MHz的微控制器，那么，50cm長的連接線造成的傳輸時間延遲大約為2.0ns，但是時鐘周期僅為6.67ns，所以2.0ns的單向延誤時間是相當(dāng)巨大的。由于在這些高頻率器件中，連接線扮演著傳輸線的角色，并且它們的終接阻抗是無法得到保障的，因此，這看似短暫的時間幾乎妨礙了任何遠(yuǎn)離目標(biāo)器件的控制功能。在這個例子中，想要忽略傳輸線造成的時間上的延遲，線路的最大長度不能超過16cm。所以，在線仿真器(ICE)具有與被測發(fā)動機(jī)電控單(ECU)相同的環(huán)境需求。

Ingineon公司的TC1796產(chǎn)品即為此類系統(tǒng)級芯片實現(xiàn)的一個很好的例子。32位的TriCore中央處理器(CPU)擁有代碼和數(shù)據(jù)分別獨立的總線，并且通過LFI與系統(tǒng)總線橋接起來，建立起一個與外設(shè)子系統(tǒng)相連的數(shù)據(jù)通道。此外，還有一個通過直接存儲器存取(DMA)與遠(yuǎn)端外設(shè)總線相連的通道。

外設(shè)控制處理器(PCP2)也是一個32位的CPU。同樣的，該處理器也有獨立的通常無法看見的數(shù)據(jù)和程序總線。該處理器的子系統(tǒng)的最高頻率為150MHz，外設(shè)子系統(tǒng)最高頻率為75MHz，因此，它有兩個時鐘區(qū)域。該器件被封裝于一個416引腳的球型格柵極陣列封裝中，能夠提供標(biāo)準(zhǔn)的JTAG除錯接口以支持除錯功能。但是，要完全仿真這樣一個微控制器，需要能夠檢驗與外部針腳不相連的許多不同內(nèi)部總線之間的數(shù)據(jù)交換。巨大的嵌入式存儲器(2Mb閃存)有廣泛的內(nèi)部取數(shù)路徑(128位)和局部高速緩沖存儲器。因此，內(nèi)置存儲器的執(zhí)行比外置(32位存取)存儲器快得多(見下方TC1796方框圖)。

多總線及多內(nèi)核存儲器的復(fù)雜性意味著，只有一個外綁器件(現(xiàn)場可編程門陣列, FAPG)才能夠達(dá)到完全除去系統(tǒng)錯誤所需的可視度水平。但是，如前面所討論的，頻率為150MHz的總線周期僅為6.67ns，一個外置的外綁控制器在這段時間內(nèi)要接收總線信息，并對其解碼，還要決定需要觸發(fā)的中斷及暫停處理器，因此，給予控制器的時間是遠(yuǎn)遠(yuǎn)不夠的。在這種情況下，解決問題的方法就是將仿真器安裝于外綁器件中，形成所謂的仿真設(shè)備(見下方對比圖：左方為大規(guī)模生產(chǎn)器件，右方為擁有仿真擴(kuò)展芯片的仿真設(shè)備)。

仿真設(shè)備使用一個原始生產(chǎn)器件的宏指令，完成所有的一般性功能、外設(shè)及端口，接著在外緣添加一個512K的靜態(tài)隨機(jī)存取存儲器(SRAM)、幾個總線觀察模塊(BOB)及一個擁有一些本地存儲器來控制仿真器的局部CPU(在此情況下為另一PCP2)。若干高速串口，包括USB、JTAG和Micro-Link端口提供了外部連接口。該附加的線路，也叫EEC(仿真擴(kuò)展芯片)，在大規(guī)模生產(chǎn)器件發(fā)生改變時，使得仿真器很容易被重新設(shè)計，因為互連點并沒有發(fā)生變化。

傳統(tǒng)的外綁器件的另一常見問題在于封裝的大小。仿真設(shè)備被特別設(shè)計成與標(biāo)準(zhǔn)的生產(chǎn)器件占位面積相符合，并且擁有一組額外添加的針腳來提供更多的信號。同時，還給封裝直接添加了一個頂端連接，通過可移動的連接器就可以采集相同的信號，下方圖象分別顯示了大規(guī)模生產(chǎn)器件封裝(頂端)及仿真設(shè)備封裝(底端)。

仿真設(shè)備甚至提供了比傳統(tǒng)的ICE更多的性能，這些性能包括：

跟蹤性能：

TriCore程序、數(shù)據(jù)及狀況跟蹤；

PCP程序、數(shù)據(jù)及線路跟蹤；

所有控制多個組件的主線全方位的可視性；

緩沖器跟蹤數(shù)據(jù)的優(yōu)化壓縮；

所有的跟蹤在時間上都全面地得到校正；

中央時標(biāo)單元；

事件前后跟蹤緩沖(邏輯分析儀)

觸發(fā)邏輯性能：

觸發(fā)器能夠用于觸發(fā)中斷、跟蹤限制及開始/停止跟蹤；

用于控制指令時針及數(shù)據(jù)地址的范圍比較器；

用于控制數(shù)據(jù)掩模對等/范圍比較器；

附加的外部事件輸入(2)及輸出(4)；

用于計算事件、并在計算和時間基礎(chǔ)上進(jìn)行時間測量及事件生成的計數(shù)器；

同時地、有選擇性地開始和停止所有內(nèi)核存儲器的中央機(jī)制；

仿真器同時也提供了特殊的重啟模式，通過各種重啟進(jìn)行調(diào)試和校準(zhǔn)，開機(jī)重啟除外(見下圖)。